楼主 FPGA 新手，目前正在使用 Vivado 2022.1在 ZCU208 开发板上设计一个基于pynq的 Loopback 测试项目。我参考了这个项目：
网页链接 这个项目使用的是 RFSoC 4x2，其中 CLK_TREE 的 PL_CLK 输入使用了图一中标记的时钟源。但这个时钟在实际工程文件中的频率是 512 MHz（见图二），而图中标注的频率与之不一致。由于所有其他时钟（包括 RFDC 时钟）都是基于这个时钟生成的，然而，PS ip 还输出了一个 100 MHz 的时钟（pl_clk0），我不确定这个时钟是不是也是基于PL_CLK生成的
在我迁移该项目到 ZCU208 时，应该如何设置 I/O Ports 和时钟约束？
CLK104 是否是必须使用的？我倾向于优先使用 ZCU208 板载的时钟源，因为 CLK104 的配置看起来比较复杂。
是否有推荐的参考工程能帮助我在 ZCU208 上使用板载时钟进行 RFDC 的初始化和 loopback 测试
网页链接 这个项目使用的是 RFSoC 4x2，其中 CLK_TREE 的 PL_CLK 输入使用了图一中标记的时钟源。但这个时钟在实际工程文件中的频率是 512 MHz（见图二），而图中标注的频率与之不一致。由于所有其他时钟（包括 RFDC 时钟）都是基于这个时钟生成的，然而，PS ip 还输出了一个 100 MHz 的时钟（pl_clk0），我不确定这个时钟是不是也是基于PL_CLK生成的
在我迁移该项目到 ZCU208 时，应该如何设置 I/O Ports 和时钟约束？
CLK104 是否是必须使用的？我倾向于优先使用 ZCU208 板载的时钟源，因为 CLK104 的配置看起来比较复杂。
是否有推荐的参考工程能帮助我在 ZCU208 上使用板载时钟进行 RFDC 的初始化和 loopback 测试
